BITS ON CHIPS
Nanometer CMOS ICs, from Basics to ASICs
Third Edition, 2025
Contents
Forewordv
Prefacevii
Explanation of atomic-scale termsxxi
Overview of symbolsxxiii
1 Basic Principles1
1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1
1.2 The field-effect principle . . . . . . . . . . . . . . . . . . . . . . . . .1
1.3 The inversion-layer MOS transistor . . . . . . . . . . . . . . . . . . .4
1.3.1 The Metal-Oxide-Semiconductor (MOS) capacitor . . . . . .8
1.3.2 The inversion-layer MOS transistor . . . . . . . . . . . . . . .13
1.4 Derivation of simple MOS formulae . . . . . . . . . . . . . . . . . . .19
1.5 The back-bias effect (The influence of the threshold voltage on transistor and chip behaviour . . . . . . . . . . . . . . . . . . . . . . . .22
1.6 Factors which characterise the behaviour of the MOS transistor . . .26
1.7 Different types of MOS transistors . . . . . . . . . . . . . . . . . . .27
1.8 Parasitic MOS transistors . . . . . . . . . . . . . . . . . . . . . . . .29
1.9 MOS transistor symbols . . . . . . . . . . . . . . . . . . . . . . . . .30
1.10 Capacitances in MOS structures . . . . . . . . . . . . . . . . . . . .32
1.11 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
1.12 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
1.13 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
2 Geometrical-, physical- and field-scaling impact on MOS transistor behaviour47
2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47
2.2 The zero field mobility . . . . . . . . . . . . . . . . . . . . . . . . . .47
2.3 Carrier mobility reduction . . . . . . . . . . . . . . . . . . . . . . . .48
2.3.1 Vertical and lateral field carrier mobility reduction . . . . . .48
2.3.2 Stress-induced carrier mobility effects . . . . . . . . . . . . .52
2.4 Channel length modulation . . . . . . . . . . . . . . . . . . . . . . .53
2.5 Short- and narrow-channel effects . . . . . . . . . . . . . . . . . . . .54
2.5.1 Short-channel effects . . . . . . . . . . . . . . . . . . . . . . .55
2.5.2 Narrow-channel effect . . . . . . . . . . . . . . . . . . . . . .57
2.6 Temperature influence on carrier mobility and threshold voltage . . .59
2.7 MOS transistor leakage mechanisms . . . . . . . . . . . . . . . . . .61
2.7.1 Weak-inversion (subthreshold) behaviour of the MOS transistor62
2.7.2 Gate-oxide tunnelling . . . . . . . . . . . . . . . . . . . . . .65
2.7.3 Reverse-bias junction leakage . . . . . . . . . . . . . . . . . .66
2.7.4 Gate-induced drain leakage (GIDL) . . . . . . . . . . . . . .67
2.7.5 Hot-carrier injection and Impact Ionisation . . . . . . . . . .68
2.7.6 Overall leakage interactions and considerations . . . . . . . .68
2.8 MOS transistor models and simulation . . . . . . . . . . . . . . . . .70
2.8.1 Worst-case (slow), typical and best-case (fast) process parameters and operating conditions . . . . . . . . . . . . . . . . .71
2.9 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72
2.10 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73
2.11 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74
3 Manufacture of MOS devices75
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75
3.2 Different substrates (wafers) as starting material . . . . . . . . . . .76
3.2.1 Wafer sizes . . . . . . . . . . . . . . . . . . . . . . . . . . . .80
3.2.2 Standard CMOS Epi . . . . . . . . . . . . . . . . . . . . . . .81
3.2.3 Crystalline orientation of the silicon wafer . . . . . . . . . . .83
3.2.4 Silicon-on-insulator (SOI) . . . . . . . . . . . . . . . . . . . .84
3.3 Lithography in MOS processes . . . . . . . . . . . . . . . . . . . . .89
3.3.1 Lithography basics . . . . . . . . . . . . . . . . . . . . . . . .89
3.3.2 Lithographic extensions beyond 30 nm . . . . . . . . . . . . .103
3.3.3 Accuracy measurement of lithographic systems . . . . . . . .115
3.3.4 Mask cost reduction techniques for low-volume production . .116
3.3.5 Pattern imaging . . . . . . . . . . . . . . . . . . . . . . . . .118
3.4 Oxidation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .121
3.5 Deposition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
3.6 Etching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
3.7 Diffusion and ion implantation . . . . . . . . . . . . . . . . . . . . .134
3.8 Planarisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137
3.9 Basic MOS technologies . . . . . . . . . . . . . . . . . . . . . . . . .142
3.9.1 The basic silicon-gate nMOS process . . . . . . . . . . . . . .143
3.9.2 The basic Complementary MOS (CMOS) process . . . . . . .148
3.9.3 Sub-100 nm CMOS processes . . . . . . . . . . . . . . . . . .149
3.9.4 Further transistor scaling: from planar to FinFETs . . . . . .158
3.9.5 CMOS technologies beyond 10 nm . . . . . . . . . . . . . . .170
3.9.6 Further interconnect (BEOL and MEOL) scaling . . . . . . .171
3.10 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .175
3.11 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176
3.12 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181
4 CMOS circuits183
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .183
4.2 The basic nMOS inverter . . . . . . . . . . . . . . . . . . . . . . . .184
4.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .184
4.2.2 The DC behaviour . . . . . . . . . . . . . . . . . . . . . . . .185
4.2.3 Comparison of the different nMOS inverters . . . . . . . . . .192
4.2.4 Transforming a logic function into an nMOS transistor circuit193
4.3 Electrical design of CMOS circuits . . . . . . . . . . . . . . . . . . .195
4.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .195
4.3.2 The CMOS inverter . . . . . . . . . . . . . . . . . . . . . . .196
4.4 Digital CMOS circuits . . . . . . . . . . . . . . . . . . . . . . . . . .209
4.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .209
4.4.2 Static CMOS circuits . . . . . . . . . . . . . . . . . . . . . .209
4.4.3 Clocked static CMOS circuits . . . . . . . . . . . . . . . . . .214
4.4.4 Dynamic CMOS circuits . . . . . . . . . . . . . . . . . . . . .217
4.4.5 Other types of CMOS circuits . . . . . . . . . . . . . . . . . .223
4.4.6 Choosing a CMOS implementation . . . . . . . . . . . . . . .223
4.4.7 Clocking strategies . . . . . . . . . . . . . . . . . . . . . . . .224
4.5 CMOS input and output (I/O) circuits . . . . . . . . . . . . . . . . .224
4.5.1 CMOS input circuits . . . . . . . . . . . . . . . . . . . . . . .225
4.5.2 CMOS output buffers (drivers) . . . . . . . . . . . . . . . . .226
4.6 The layout process . . . . . . . . . . . . . . . . . . . . . . . . . . . .227
4.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .227
4.6.2 Layout design rules . . . . . . . . . . . . . . . . . . . . . . . .228
4.6.3 Stick diagram . . . . . . . . . . . . . . . . . . . . . . . . . . .231
4.6.4 Example of the layout procedure . . . . . . . . . . . . . . . .233
4.6.5 Guidelines for layout design . . . . . . . . . . . . . . . . . . .237
4.7 Libraries and library design . . . . . . . . . . . . . . . . . . . . . . .238
4.8 FinFET layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .241
4.9 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .243
4.10 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .244
4.11 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .245
5 Special circuits, devices and technologies249
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .249
5.2 CCD and CMOS image sensors . . . . . . . . . . . . . . . . . . . . .249
5.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .249
5.2.2 Basic CCD operation . . . . . . . . . . . . . . . . . . . . . .250
5.2.3 CMOS image sensors . . . . . . . . . . . . . . . . . . . . . . .254
5.3 BICMOS circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . .256
5.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .256
5.3.2 BICMOS technology . . . . . . . . . . . . . . . . . . . . . . .256
5.3.3 BICMOS characteristics . . . . . . . . . . . . . . . . . . . . .258
5.3.4 BICMOS circuit performance . . . . . . . . . . . . . . . . . .259
5.3.5 Future expectations and market trends . . . . . . . . . . . . .261
5.4 Power MOSFETs . . . . . . . . . . . . . . . . . . . . . . . . . . . . .261
5.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .261
5.4.2 Technology and operation . . . . . . . . . . . . . . . . . . . .262
5.4.3 Applications . . . . . . . . . . . . . . . . . . . . . . . . . . .264
5.5 Bipolar-CMOS-DMOS (BCD) processes . . . . . . . . . . . . . . . .265
5.6 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .268
5.7 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .269
5.8 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .270
6 Memories271
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .271
6.2 Serial memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274
6.3 Content-addressable memories (CAM) . . . . . . . . . . . . . . . . .274
6.4 Random-access memories (RAM) . . . . . . . . . . . . . . . . . . . .275
6.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .275
6.4.2 Static RAMs (SRAM) . . . . . . . . . . . . . . . . . . . . . .275
6.4.3 Dynamic RAMs (DRAM) . . . . . . . . . . . . . . . . . . . .287
6.4.4 High-performance DRAMs . . . . . . . . . . . . . . . . . . .298
6.4.5 Single- and dual port memories . . . . . . . . . . . . . . . . .306
6.4.6 Error sensitivity . . . . . . . . . . . . . . . . . . . . . . . . .306
6.5 Non-volatile memories . . . . . . . . . . . . . . . . . . . . . . . . . .307
6.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .307
6.5.2 Read-Only Memories (ROM) . . . . . . . . . . . . . . . . . .307
6.5.3 Programmable Read-Only Memories . . . . . . . . . . . . . .311
6.5.4 EEPROMs and Flash memories . . . . . . . . . . . . . . . . .313
6.5.5 Non-volatile RAM (NVRAM) . . . . . . . . . . . . . . . . . .331
6.5.6 BRAM (battery RAM) . . . . . . . . . . . . . . . . . . . . .331
6.5.7 FRAM, MRAM, PRAM (PCM) and RRAM . . . . . . . . .332
6.6 Embedded memories . . . . . . . . . . . . . . . . . . . . . . . . . . .335
6.6.1 Redundancy . . . . . . . . . . . . . . . . . . . . . . . . . . . .339
6.7 Classification of the various memories . . . . . . . . . . . . . . . . .341
6.8 In-memory computing . . . . . . . . . . . . . . . . . . . . . . . . . .342
6.9 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .343
6.10 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .344
6.11 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .349
7 Very Large Scale Integration (VLSI) and ASICs351
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .351
7.2 Digital ICs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .353
7.3 Abstraction levels for VLSI . . . . . . . . . . . . . . . . . . . . . . .358
7.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .358
7.3.2 System level . . . . . . . . . . . . . . . . . . . . . . . . . . . .362
7.3.3 Functional level . . . . . . . . . . . . . . . . . . . . . . . . . .364
7.3.4 RTL level . . . . . . . . . . . . . . . . . . . . . . . . . . . . .365
7.3.5 Logic-gate level . . . . . . . . . . . . . . . . . . . . . . . . . .367
7.3.6 Transistor level . . . . . . . . . . . . . . . . . . . . . . . . . .369
7.3.7 Layout level . . . . . . . . . . . . . . . . . . . . . . . . . . . .369
7.3.8 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . .370
7.4 Digital VLSI design . . . . . . . . . . . . . . . . . . . . . . . . . . .372
7.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .372
7.4.2 The design trajectory and flow . . . . . . . . . . . . . . . . .372
7.4.3 Example of synthesis from VHDL description to layout . . .377
7.4.4 Floorplanning . . . . . . . . . . . . . . . . . . . . . . . . . . .382
7.5 The use of ASICs . . . . . . . . . . . . . . . . . . . . . . . . . . . . .384
7.6 Silicon realisation of VLSI and ASICs . . . . . . . . . . . . . . . . .385
7.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .385
7.6.2 Handcrafted layout implementation . . . . . . . . . . . . . .387
7.6.3 Bit-slice layout implementation . . . . . . . . . . . . . . . . .387
7.6.4 ROM, PAL and PLA layout implementations . . . . . . . . .388
7.6.5 Cell-based layout implementation . . . . . . . . . . . . . . . .391
7.6.6 (Mask programmable) gate array layout implementation . . .393
7.6.7 Programmable Logic Devices (PLDs) . . . . . . . . . . . . . .396
7.6.8 Embedded Arrays, Structured ASICs and platform ASICs . .404
7.6.9 Hierarchical design approach . . . . . . . . . . . . . . . . . .407
7.6.10 The choice of a layout implementation form . . . . . . . . . .408
7.7 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .410
7.8 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .411
7.9 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .412
8 Less power, a hot topic in IC design415
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .415
8.2 Battery technology summary . . . . . . . . . . . . . . . . . . . . . .416
8.3 Sources of CMOS power consumption . . . . . . . . . . . . . . . . .418
8.4 Technology options for low power . . . . . . . . . . . . . . . . . . . .419
8.4.1 Reduction of Pleak by technological measures . . . . . . . . .419
8.4.2 Reduction of Pdyn by technology measures . . . . . . . . . . .423
8.4.3 Reduction of Pdyn by reduced-voltage processes . . . . . . . .425
8.5 Design options for power reduction . . . . . . . . . . . . . . . . . . .427
8.5.1 Reduction of Pshort by design measures . . . . . . . . . . . .427
8.5.2 Reduction/elimination of Pstat by design measures . . . . . .428
8.5.3 Reduction of Pdyn by design measures . . . . . . . . . . . . .429
8.6 Computing power versus chip power, a scaling perspective . . . . . .457
8.7 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .459
8.8 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .460
8.9 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .462
9 Robustness of nanometer CMOS designs: signal integrity, variability and reliability463
9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .463
9.2 Clock generation, clock distribution and critical timing . . . . . . . .464
9.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .464
9.2.2 Clock distribution and critical timing issues . . . . . . . . . .465
9.2.3 Clock generation and synchronisation in different (clock) domains on a chip . . . . . . . . . . . . . . . . . . . . . . . . . .472
9.3 Signal integrity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .476
9.3.1 Cross-talk and signal propagation . . . . . . . . . . . . . . . .476
9.3.2 Power integrity, supply and ground bounce . . . . . . . . . .482
9.3.3 Substrate bounce . . . . . . . . . . . . . . . . . . . . . . . . .486
9.3.4 EMC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .488
9.3.5 Soft errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . .489
9.3.6 Signal integrity summary and trends . . . . . . . . . . . . . .493
9.4 Variability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .495
9.4.1 Spatial vs. time-based variations . . . . . . . . . . . . . . . .495
9.4.2 Global vs. local variations . . . . . . . . . . . . . . . . . . . .495
9.4.3 Transistor matching . . . . . . . . . . . . . . . . . . . . . . .500
9.4.4 From deterministic to probabilistic design . . . . . . . . . . .502
9.4.5 Can the variability problem be solved? . . . . . . . . . . . . .503
9.5 Reliability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .504
9.5.1 Punch-through . . . . . . . . . . . . . . . . . . . . . . . . . .504
9.5.2 Electromigration . . . . . . . . . . . . . . . . . . . . . . . . .505
9.5.3 Hot-carrier injection (HCI) . . . . . . . . . . . . . . . . . . .507
9.5.4 Bias temperature instability (BTI, NBTI and PBTI) . . . . .510
9.5.5 Latch-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . .512
9.5.6 Electro-Static Discharge (ESD) . . . . . . . . . . . . . . . . .515
9.5.7 The use of guard rings . . . . . . . . . . . . . . . . . . . . . .521
9.5.8 Charge injection during the fabrication process . . . . . . . .522
9.5.9 Reliability summary and trends . . . . . . . . . . . . . . . . .523
9.6 Design organisation . . . . . . . . . . . . . . . . . . . . . . . . . . . .523
9.7 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .524
9.8 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .525
9.9 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .529
10 Testing, yield, packaging, debug and failure analysis531
10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .531
10.2 Testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .532
10.2.1 Basic IC tests . . . . . . . . . . . . . . . . . . . . . . . . . . .535
10.2.2 Design for testability . . . . . . . . . . . . . . . . . . . . . . .548
10.3 Yield . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .549
10.3.1 A simple yield model and yield control . . . . . . . . . . . . .551
10.3.2 Design for manufacturability . . . . . . . . . . . . . . . . . .557
10.3.3 Towards chiplet design to improve yield . . . . . . . . . . . .559
10.4 Packaging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .562
10.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .562
10.4.2 Package categories . . . . . . . . . . . . . . . . . . . . . . . .563
10.4.3 Packaging process flow . . . . . . . . . . . . . . . . . . . . . .566
10.4.4 Electrical aspects of packaging . . . . . . . . . . . . . . . . .573
10.4.5 Thermal aspects of packaging . . . . . . . . . . . . . . . . . .574
10.4.6 Reliability aspects of packaging . . . . . . . . . . . . . . . . .576
10.4.7 Future trends in packaging technology . . . . . . . . . . . . .577
10.4.8 System-on-a-chip (SoC) versus system-in-a-package (SiP) . .579
10.4.9 Quality and reliability of packaged dies . . . . . . . . . . . .582
10.4.10 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . .587
10.5 Potential first silicon problems . . . . . . . . . . . . . . . . . . . . .587
10.5.1 Problems with testing . . . . . . . . . . . . . . . . . . . . . .587
10.5.2 Problems caused by marginal or out-of-specification processing589
10.5.3 Problems caused by marginal design . . . . . . . . . . . . . .591
10.6 First-silicon debug and failure analysis . . . . . . . . . . . . . . . . .592
10.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .592
10.6.2 Iddq and ∆Iddq testing . . . . . . . . . . . . . . . . . . . . . .592
10.6.3 Traditional debug, diagnosis and failure analysis (FA) techniques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .592
10.6.4 More recent debug and failure analysis techniques . . . . . .599
10.6.5 Observing the failure . . . . . . . . . . . . . . . . . . . . . . .609
10.6.6 Circuit editing techniques . . . . . . . . . . . . . . . . . . . .613
10.6.7 Design for Debug and Design for Failure Analysis . . . . . . .614
10.7 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .616
10.8 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .616
10.9 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .618
11 Effects of scaling on MOS IC design and consequences for the roadmap 11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .621
11.2 Transistor scaling effects . . . . . . . . . . . . . . . . . . . . . . . . .623
11.3 Interconnection scaling effects . . . . . . . . . . . . . . . . . . . . . .624
11.4 Scaling consequences for overall chip performance and robustness . .628
11.5 Potential limitations of the pace of scaling . . . . . . . . . . . . . . .633
11.6 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .644
11.7 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .645
11.8 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .645